當前，5G/6G、人工智能和高性能計算等應用的快速發展，推動了數據中心交換網絡數據傳輸速率的迅速增長，對高速有線收發機的數據速率、均衡強度、時鐘抖動和誤碼率等性能提出了更高要求。基于ADC-DSP架構的PAM-4調制有線收發機具有均衡強度大、頻譜效率高、時鐘速度寬松等優勢，成為56~224Gb/s中長距有線收發機的主流解決方案。對于長距互連，例如處理器到交換機等應用場景，通常采用重定時收發機補償信道損耗，重置鏈路抖動預算，并延長通信距離。相較于傳統的有線收發機，重定時收發機面臨低抖動同步時鐘恢復、高速傳輸輸出抖動惡化、補償精度有限等挑戰，限制了自身性能的進一步提升和推廣應用。

針對上述關鍵問題，中國科學院微電子所高頻高壓中心劉新宇研究員/鄭旭強研究員團隊研制了一種基于ADC-DSP架構的112-Gb/s PAM-4調制重定時收發機。團隊提出了基于注入鎖定振蕩器的新型抖動濾除時鐘方案，在產生低抖動同步恢復時鐘的同時降低了時鐘路徑的功耗；在發射端設計了內部FFE、前饋輸出驅動器和時序優化的合路器，實現了輸出抖動的降低；在接收端開發了源退化和諧振峰值技術相結合的連續線性時間均衡器以及低功耗、高分辨率數字均衡技術以改善補償精度，實現了誤碼率的最小化。該收發機采用28nm CMOS工藝制造，在112Gb/s速率和31dB的信道損耗下實現了1E-12的原始誤碼率。

研究成果以“A 112-Gb/s PAM-4 Retimer Transceiver with Jitter-Filtering Clocking Scheme and BER Optimization Technique in 28-nm CMOS”為題發表在集成電路設計領域頂級期刊Journal of Solid-State Circuits（JSSC）上，微電子所徐華助理研究員為第一作者，微電子所鄭旭強研究員為通訊作者。該項研究得到了國家重點研發計劃和國家自然科學基金的支持。

論文鏈接：https://ieeexplore.ieee.org/document/10955714

圖1. 提出的基于ADC-DSP架構的112-Gb/s PAM-4調制重定時收發機

圖2. 基于PI-ILO的多相時鐘產生（a）抖動濾除相位插值器；（b）基于環形VCO的注入鎖定振蕩器；

（c）注入鎖定振蕩器的噪聲抑制特性

圖3. （a）芯片照片；（b）誤碼率隨ADC分辨率變化圖；（c）誤碼率隨數字均衡分辨率變化圖

來源：中國科學院微電子研究所集成電路先導工藝研發中心